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pruefungen:hauptstudium:ls3:ra-2021-03-29 [29.03.2021 18:22] – angelegt Smixapruefungen:hauptstudium:ls3:ra-2021-03-29 [29.03.2021 18:25] (aktuell) – Smixa
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-Test+Atmosphäre: Entspannt 
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 +Prüfer: Prof. Dr.-Ing. Fey 
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 +Beisitzer: Sebastian Rachuj 
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 +# CISC & RISC** 
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 +P: Wir haben CISC und RISC kennen gelernt. Was ist das Merkmal von CISC? 
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 +S: Trennung Makrobefehl - Mikroprogramm, Flexibilität, Unterschiedliche Adressmodi 
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 +P: Patterson hat gemeint, dass CISC nicht mehr im Gesamten Sinnvoll ist. Warum? 
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 +S: Patterson-Studie, nur ein Teil der CISC-Befehle werden von Compilern benutzt. Aufgrund kompatibilität müssen aber alle anderen Befehle noch weiterhin vorhanden sein; Viel Kosten für wenig Nutzen 
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 +P: Was wird bei RISC dann anders gemacht? 
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 +S: Nur ein Adressmodus, explizite load/store Befehle, Makrobefehl wird direkt mit fest verdrahtetem Leitwerk in Signale für Prozessor umgewandelt 
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 +P: Und was muss man dann machen, wenn man auf etwas aus dem Speicher zugreifen möchte? 
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 +S: Explizit in Register laden 
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 +P: Was wurde bei RISC noch anders gemacht, auf Befehlsebene? 
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 +S: Pipelining ausgenutzt [Pipeline hingemalt, erklärt, dass Befehle sequenziell durch Befehlszyklus laufen müssen, freie Funktionale Einheiten werden mit nachfolgenden Befehlen aufgefüllt] 
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 +P: Was ist dann der Geschwindigkeitsunterschied zu nicht-gepipelineten Architekturen? 
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 +S: Bei k Pipelinestufen: Theoretischer Speedup von k 
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 +# Hazards** 
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 +P: Theoretisch, weil es Dinge gibt, die es verbieten, da ranzukommen. Was sind das für Dinge? 
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 +S: Strukturhazards [Diese dann anhand der Zeichnung der Pipeline erklärt], Datenhazards [WAW, WAR, RAW erwähnt, WAR und RAW Hazards hingezeichnet und erklärt], Steuerungshazards 
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 +P: Was können wir gegen RAW machen? 
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 +S: Forwarding 
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 +P: Und gegen WAR? 
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 +S: Scoreboard- und Tomasulo-Algorithmus 
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 +P: Was ist der Scoreboard? 
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 +S: [Angefangen, zu erklären, dann unterbrochen und Scoreboard-Algorithmus Folie vorgelegt. Anhand der Folie dann erklärt, was wo warum passiert und welche Hazards verhindert werden. Dann kurz erklärt, wie das gegen den WAR-Hazard, der davor angezeichnet wurde, hilft] 
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 +P: Scoreboard hat dann aber immer noch einen Taktzyklus, den es am Schluss wartet; das geht besser mit was? 
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 +S: Tomasulo 
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 +P: Wie funktioniert Tomasulo? 
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 +S: Reservierungsstationen zu Funktionalen Einheiten, die Ergebnisse und Operanden zwischenspeichern und sich gegenseitig über den Datenbus austauschen 
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 +P: Was muss alles auf den Datenbus gelegt werden, damit Tomasulo funktioniert? 
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 +S: [War erst nicht sicher, was damit gemeit war] 
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 +P: Wie wissen andere Reservierungsstationen, dass das ihr Operand ist? 
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 +S: Reservierungsstation gibt sich selbst und das Ergebnis mit 
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 +P: Und was, wenn das Ergebnis schon vorhanden ist, also keine Station dieses generiert? 
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 +S: Dann wird der Operand in die Station kopiert und zwischengespeichert 
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 +# Multicore** 
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 +P: Warum ist man auf Multicore umgestiegen? 
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 +S: Sprungvorhersage schon >95%, keine Verbesserung mehr möglich. Frequenz erhöhen => Energieverbrauch erhöht sich. [Formel für P = C * rho * f * Vdd^2 hingemalt]. Vdd ist schon minimal, kann nicht mehr runter geschraubt werden. 
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 +P: Schon mal was von einer Skalierung gehört? [Hatte einen bestimmten Namen, konnte ich mir aber nicht merken] 
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 +S: Nein 
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 +P: Und warum hilft Multicore dabei jetzt? 
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 +S: Regel von Pollack, Kerne mit niedrigerer Frequenz laufen lassen 
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 +P: Was passiert denn in diesem Bild? [F 2-18] 
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 +S: Links: Pollack, Medium core = 1/4 der Größe Large core => sqrt(0.25) = 0.5; selbe mit small. Rechts: Amdahl'sche Formel 
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 +P: Warum nutzt mann dann nicht direkt 1000 Kerne? 
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 +S: Bei gleichbleibender Transistor-Zahl verringerung Rechenkapazität jedes Kerns; Irgendwann kann man nichts mehr mit zu wenigen Transistoren rechnen 
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 +P: Wo wurde das auf die Spitze getrieben? 
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 +S: [War mir nicht sicher, was gemeint war] 
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 +P: Welche Architektur hat extrem viele Kerne? 
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 +S: [Immer noch unsicher] 
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 +P: Grafikkarten 
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 +# GPP vs FPGA vs ASIC** 
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 +P: Was ist der unterschied zwischen ASICs, FPGAs und Universalprozessoren? 
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 +S: ASIC: Funktionale Einheiten entlang Datenfluss fest verdrahtet, FPGA: LUT, Universalprozessor: ALU mit Registern 
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 +P: Und welches ist am energetisch Effiziententen? 
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 +S: ASICs, dann FPGAs, dann Universalprozessor