Einführung Digitaler ASIC Entwurf

Prüfer: Marc Reichenbach

Note: 1,3

Papier + Stift bereitgestellt

An sich war die Prüfung sehr entspannt. Beisitzer hat still mitprotokoliert. Fragen kamen nur vom Prüfer. Die Fragen des Prüfers sind eindeutig formuliert. Der Prüfer hmmmt gelangweilgt vor sich hin, wenn man das richtige erzählt, was am Anfang etwas verwirrend ist. Aus dem Kapitel 3 (Synthese, PnR, Signoff) darf man sich selber ein Thema aussuchen. Allerdings werden die anderen Oberflächlich auch abgefragt (ist bekannt aus der Vorlesung). Das Thema im Kapitel 4 (Verifikation/Testing, Low-Power) bestimmt der Prüfer. Kapitel 1 und 2 kommen immer dran! Der Prüfer hat auch im Studon Beispielprüfungsfragen bereitgestellt.

Fett markierte Fragen haben mich lediglig überrascht

• Wieso IC? Vorteile?
• Wie ist ein Transistor aufgebaut
• Wann schaltet ein Transistor
• Erklären Sie die Effekte, die wir im Zusammenhang der Transistoren in der Vorlesung kennengelernt haben
• Wieso schnürt der Transistor ab, und wann?
• Wieso eigent sich ein NMOS/PMOS besser zum ent-/aufladen
• Malen Sie einen Inverter

• Was ist das Y-Diagramm, wieso wird es benutzt
• Welche Domänen besitz es
• Welche Ebenen gibt es
• Was ist ein Synthese schritt
• Was ist ein Verifikations schritt
• Nennen Sie beispielhaft schritte im Y-Diagramm
• Was ist ein Standardzellen entwurf
• Wie unterscheidet er sich zum Array-Basierten entwurf
• Beschreiben Sie wie ein FPGA aufgebaut ist
• Auf welche Ebenen würden Sie VHDL im Y-DIagramm setzen

• Welche schritte gibt es bei Standardzellenentwurf
• Was ist Linting
• Welche Guidlines gibt es (Kap. 3.1 Folie 9-15), deren Erklärung bzw. Problematik
• Welche schritte in der Synthese gibt es
• Welcher dauert am längsten
• Wieso sind Synthetic Operators sinnvoll
• Was produziert die Synthese
• Wieso kann die STA nach der Synthese noch nicht alles checken (vollständig)
• Was kennen sie für Constrains, Wieso ist es sinnvoll Sie zu setzen, Was tut man, wenn sie nicht einhalten kann
• Was sind die Hold/Setup Zeiten
• Was sind die PVT-Corners
• Wieso darf dir Clock nicht in STA einbezogen werden
• Was sind Ideale Netze
• Was ist die Taktbaumsynthese
• Was ist ein Flurplan
• Was sind Stripes, wozu braucht man sie
• Wozu sind die Cornerzellen da
• Was sind Globale Netze
• Wieso refolgt das routen in mehreren Schritten
• Wieso kann die STA hier jetzt mehr checken

• Wieso überhaupt Low-Power
• Wo kann man da anpacken um Energieverbrauch zu senken
• Wie kann man Statische Energieverlusste verbessern (Bulk-Effect, Technologie, Spannung)
• Wie kann man die Umschaltfrequenz/Aktivitätsfaktor verringern (Hier gabs viele möglichkeiten)
• Was bringt es ganze Cores abzuschalten, womit bezahlt man dass wieder