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pruefungen:hauptstudium:ls3:cpu-vhdl-2022-08-11 [11.08.2022 12:53] – ic14acinpruefungen:hauptstudium:ls3:cpu-vhdl-2022-08-11 [11.08.2022 13:06] (aktuell) – ic14acin
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  *Was muss dann noch passieren mit der VHDL Beschreibung?  *Was muss dann noch passieren mit der VHDL Beschreibung?
 >Simulation, Synthese (architekturspezifische Netzliste) und Implementierung (Translation, Map , Place and Route genannt) >Simulation, Synthese (architekturspezifische Netzliste) und Implementierung (Translation, Map , Place and Route genannt)
 +*Frage: Wie sieht denn das Ergebnis der Synthese für dein Register File aus?
 +> FF-Arrays hingezeichnet, data_in mit decoder zu One Hot Codierung angedeutet und dann ver-und-et mit WE, das an den En Eingang der FFs. Ausgang zwei 32:1 MUX hingezeichnet mit je einer addr als Steuereingang. Erwähnt, dass solche MUXs als Baum aus 2:1 MUXs aufgebaut würden.
 +
 +*Wie sieht es mit 1. Takt und 2. Ressourcenverbrauch aus, wenn wir 1. die Anzahl der Register auf 64 erhöhen oder 2. die Breite der Register auf 64 erhöhen.
 +> Wahrscheinlich längste Antwort/Phase: 1. Takt: 1. verlängert kritischen Pfad, damit Takt ggf. langsamer. 2. hat keine Auswirkungen auf Takt, man braucht nur parallel mehr MUXE.
 +>2. Ressourcenverbraucht: 1. Braucht 32 2:1 MUX zusätzlich, hängt an den MUX Baum also eine Ebene dran => Sind dann also doppelte so viele MUXs. 2. Wir brauchen dann 64 32:1 MUXS 
 ==== Pipelining und IPC Steigerung ==== ==== Pipelining und IPC Steigerung ====