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CMOS -
Hallo,
warum verwendet man im Pull-Up-Netzwerk nur PMOS-Transistoren? Und warum im Pull-Down-Netzwerk nur NMOS-Transistoren?
Warum dürfen PMOS Transistoren nur negierte Eingänge haben und NMOS nur nicht-negierte? Hängt beides zusammen?
Ich habe das leider immer noch nicht so ganz verstanden :-/
Wäre jemand so nett mir das ganz kurz (und leicht verständlich) zu erklären?
Mit freundlichen Grüßen, Tobias
Hallo Tobs40,
dafür muss man ein ganz klein wenig über E-Technik ausholen.
Ist dir Spannung ein Begriff? Spannung ist die Differenz zwischen zwei Potentialen, der Abfall zwischen ihnen. MOSFETs (damit PMOS- und NMOS-Transistoren) haben 4 Verbindungen: Gate, Source, Drain, Bulk. Der Bulk wird aber oft auch der Einfachheit halber nicht genannt. U_GS ist nun die Spannung zwischen Gate und Source. PMOS-Transistoren arbeiten so, dass sie bei negativem U_GS durchschalten. Durchschalten bedeutet, dass I_D, der Strom beim Drain-Ausgang, steigt. NMOS-Transistoren arbeiten so, dass sie bei positivem U_GS durchschalten. Betrachte dazu den Anhang.
Im CMOS-Design möchtest du zwei komplementäre Netzwerke erstellen, wobei das Pull-Up-Netzwerk genau deine Schaltfunktion realisiert und das Pull-Down-Netzwerk ihre Negation.
Stell dir z. B. einen PMOS-Transistor im Pull-Up-Netzwerk vor, der mit Source mit der Versorgungsspannung V_dd verbunden ist, etwa den klassischen Inverter. Wenn ich an Gate eine ‘1’ anlege (logisch gesehen eine ‘1’, physikalisch V_dd selbst), dann ist U_GS = 0V und er sperrt. Bei einer logischen ‘0’ (0V), ist U_GS = -V_dd und er leitet. Beachte das Minus! Wir haben von Gate nach Source keinen Abfall, sondern einen Anstieg. U_SG wäre +V_dd.
Deswegen spricht man davon, dass PMOS-Transistoren implizit negieren. Du kannst freilich auch nicht-negierte Eingänge an den PMOS anschließen. Nur dann realisierst du etwas anderes als das in GTI standardmäßige CMOS-Design.
Beim klassischen Inverter verbaut man im Pull-Down-Netzwerk einen NMOS-Transistor, dessen Source mit GND verbunden ist. Wenn ich an Gate eine ‘1’ anlege, dann ist U_GS = V_dd. (Von “anlegen” zu sprechen ist eigentlich falsch. Was man meint, ist, dass man ein Potential anlegt, welches mit einem anderen definierten Potential die benannte Spannung besitzt. Bei einer Batterie etwa der Minuspol. Bei uns ist es GND.) Also schaltet der NMOS durch. Bei einer logischen ‘0’ ist U_GS = 0V und er sperrt. Aufgrund der Parallelität von 1/1 und 0/0 ist der NMOS nicht negierend so wie der PMOS oben.
Warum keine PMOS im Pull-Down-Netzwerk und warum keine NMOS im Pull-Up-Netzwerk? Gute Frage! Vielleicht kann man das auch tun, heißt dann aber evtl. nicht mehr “CMOS”. Im CMOS-Design, welches wir betrachten, tun wir das allerdings nicht.
Nimm dir jetzt eine kompliziertere CMOS-Schaltung zur Hand (etwa aus dem VL-Skript oder aus der Übung), in dem mindestens 2 PMOS-Transistoren in Reihe an V_dd sind. Da an MOSFETs allgemein auch eine Spannung abfällt zwischen Source und Drain, wird der untere PMOS-Transistor (der, der nicht direkt mit V_dd verbunden ist) eine andere "Referenz"spannung an seinem Source zur Kenntnis nehmen. Um das zu vermeiden, gibt es den Bulk, welcher immer mit V_dd verbunden wird. Nun leitet der PMOS, wenn U_{G, Bulk} negativ wird bzw. der NMOS, wenn U_{G, Bulk} positiv wird.
Hoffe, das hilft dir schon mal 
Anhang:
MOSFETs.png: Aus dem “Grundlagen der Schaltungstechnik”-Skript (Version vom SS 16) von Prof. Heuberger.
Attachment:
MOSFETs.png: https://fsi.cs.fau.de/unb-attachments/post_155464/MOSFETs.png
Vielen Dank für deine ausführliche Antwort!!!
