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+====== EDA / ASIC ======
+Es stehen Beispielprüfungsfragen vom Dozentent im StudOn bereit. Ansonsten eher entspannt, Zettel und Stift liegen bereit.
+Es gibt drei Prüfungsabschnitte: Technologie, Standardzellenentwurf (selbstgewählt ein Thema aus: Synthese, PnR, Signoff), Zusatzthema (Design for Test oder Low Power)
+===== Technologie =====
+**F:** Was ist ein ASIC?\\
+**A:** Application Specific Integrated Circuit (Transistoren im Die)
+**F:** Was sind die Vorteile von ICs?\\
+**A:** Groesse, Leistungsaufnahme, Geschwindigkeit
+**F:** Welche Arten von Transistoren gibt es?\\
+**A:** Bipolar, Feldeffekt
+**F:** Zeichne einen auf.\\
+**A:** Wannenbild gezeichnet
+**F:** Wie funktioniert er?\\
+**A:** Am Wannenbild Raumladungszone und Verhalten bei geladenem Gate erklaert
+**F:** Wann leitet ein Transistor?\\
+**A:** Ugs > Uth (Ugs kann auch Ugb sein, wobei b = Bulk)
+**F:** Welche Funktionsbereiche gibt es, warum treten sie auf?\\
+**A:** Cut-Off, linear, Saettigung
+**F:** Warum reicht nicht PMOS/NMOS?\\
+**A:** Kondensatorproblem entladen/wiederaufladen erklaert und dabei Inverter gezeichnet.
+**F:** Zeichne ein komplexes Gatter auf (Inverter ist zu einfach -> NOR/XOR).\\
+**A:** ... gezeichnet
+**F:** Was kann man ueber Parallel-/Reihenschaltung von PMOS/NMOS sagen? Warum ist das so?\\
+**A:** Immer gegenueber anders herum; Kurzschluesse vermeiden
+**F:** Welche Schritte muss man beim Entwurf eines ASICs durchlaufen?\\
+**A:** Synthese, PnR, Signoff
+===== Standardzellenentwurf =====
+Auswahl: **Signoff**
+**F:** Warum ueberhaupt Signoff?\\
+**A:** Defekte Tools, zu wenig Informationen vorher, manuelle Fehler/Bedienfehler
+**F:** Nenne einen Schritt.\\
+**A:** DRC - Design Rule Check mit Rules von Fab auf GDSII aus PnR - Justier-/ Fertigungstoleranzen
+**F:** Wie funktioniert DRC?\\
+**A:** geometrisch (Beispiel)
+**F:** Ist DRC leicht implementierbar?\\
+**A:** ja
+**F:** ERC ueberspringen wir: Warum nach Synthese und PnR wieder eine STA?\\
+**A:** Erst jetzt vollstaendige Informationen (z.B. Fire and Ice Libs); X-Talk-Analyse
+**F:** Welche Arten von X-Talk gibt es?\\
+**A:** statisch (Victim will gleich bleiben), dynamisch (Victim will sich aendern)
+**F:** Was hat es mit den Bumps auf sich?\\
+**A:** Gewisse Schwellspannungen -> Slacks -> Solange im Immunitaetendiagramm unter Linie in Ordnung
+**F:** Zeige Asymptoten im Immunitaetendiagramm.\\
+**A:** Horizontal: Uth; Vertikal: nicht vorhanden
+**F:** Zur GLS: Wofuer? Warum dauert sie so lange?\\
+**A:** Keine synthetischen Operanden mehr, nur noch basierend auf Gattern
+**F:** Woher kommen die Zeitinformationen?\\
+**A:** Verilog-Annotationen/VITAL mit SDF-Datei
+**F:** Woher kommt die SDF-Datei?\\
+**A:** PnR oder besser STA
+===== Low Power Design =====
+**F:** Welche Leistungsanteile fliessen in die Gesamtleistung eines ICs ein?\\
+**A:** statisch (subthreshold, junction leakage, gate leakage), dynamisch (Kurzschluss, alpha*C*V2*fsys), Formel erklaert
+**F:** Woher kommt der Trade-Off beim Pipelining? Warum sind zu viele, aber auch zu wenige Pipelinestufen schlecht?\\
+**A:** Verlustleistung FlipFlop vs Verlustleistung Glitches abwaegen