====== Gedächtnisprotokoll zu “Einführung digitaler ASIC Entwurf” WiSe 2023/24 ======

  * Prüfungsdatum: 13.03.2024
  * Prüfer: Johannes Kliemt
  * Beisitzer: Thomas Schlögl
  * Note: 1.3
  * Raum: 7.150

Saßen an der vorderen Tischkante im Seminarraum, Prüfer rechts, Beisitzer links. Beisitzer hat mitgeschrieben und war bis auf einen Tipp beim Flurplan still. Stift und Zettel lagen bereit.

(P)rüfer, (I)ch

===== Grundlagen =====

F: Was bedeutet ASIC?

A: Application Specific Integrated Curcuit. Also ein Chip, der genau auf unsere Ansprüche abgestimmt ist, im Gegensatz zu “normalen” CPUs oder auch FPGAs.

F: Was genau heißt der IC-Teil davon?

A: Mikrochip, können wir als Komponente in unsere Schaltungen einbauen.

F: Welche Technologie war wichtig, damit solche Chips erfunden werden konnten?

A: Transistoren. Zuerst nur stromgesteuerte BJTs, mittlerweile aber spannungsgesteuerte MOSFETs weit verbreitet.

F: Male doch mal einen solchen MOSFET auf.

A: (typische n-MOSFET-Zeichnung aus der Vorlesung, noch ohne Kanal, währenddessen erklären was die Bestandteile sind)

F: Was genau ist die Dotierung?

A: Fremdatome werden ins Silizium eingebracht, Ändern der Anzahl an Valenzelektronen. Bei PN-Junction bildet sich Verarmungszone aus (minimal Funktionsweise einer Diode erklärt).

F: Wie sind die Wannen und das Substrat dotiert?

A: p und n+, also positiv (Löcher) und stark negativ (mehr Valenzelektronen)

F: Was passiert, wenn sich ein Kanal ausbildet?

A: (Kanal aufgemalt, dazu auch jeweils Ladungsträger in Gate und Substrat malen, währenddessen erklärt, kurz auf Body-Effekt eingegangen)

F: Male mal eine Kennline für Vds-Ids, parametrisiert nach Vgs

A: (typische Kennlinen gemalt, einmal für Vgs<Vt, einmal für drüber, Sperr-, Linear- und Sättigungsbereich kurz erklärt)

F: sieht das in der Realität auch so aus?

A: Nein (in Diagramm gemalt), im Linearbereich weniger Strom wegen Mobility Degradation und Velocity Saturation (jeweils kurz erklärt), im Sättigungsbereich steigt Strom auch weiter an wegen Channel Length Modulation (auch wieder kurz erklärt).

F: (In meiner Zeichnung hatten sich die Ideal- und Realline geschnitten) Sieht das von den absoluten Werten wirklich so aus?

A: (bisschen ins Hapern gekommen, weil sich die Linien in Folien und Google-Suche auch geschnitten haben, im Nachhinein ist mir aber auch aufgefallen, dass die schneidenden Linien jeweils andere Vgs dargestellt hatten)

F: Was passiert bei steigender Temperatur?

A: (weitere Kennlinie Vgs-^Ids gemalt) Vt wird geringer, bei höherer Vgs nimmt unser maximaler Strom aber ab.

F: Welche der beiden Effekte gefällt uns gar nicht?

A: Dass unser Ids Strom kleiner wird, mit kleinerem Strom können wir die nachfolgenden Transistoren nicht mehr so schnell aufladen. Also sinkt unser maximaler Takt.

===== PnR (und bisschen Entwurfsmethodik) =====

F: Wo im Y-Diagramm liegt PnR?

A: (erstmal Y-Diagramm aufgemalt, hier ist mir der Begriff der funktionalen Domäne nicht mehr eingefallen) Von strukturell nach physisch. Wir haben unsere Netzliste vom Synthesetool, die wollen wir jetzt tatsächlich auf unserem Chip anordnen. Kann man theoretisch aber auch noch tiefer gehen, Standardzellen hier noch quasi Black Box.

F: Male einen Flurplan

A: (Flurplan mit IO und einer Makrozelle gemalt, währenddessen erklärt, auch auf Power-Rails und Halo-Blöcke eingegangen)

F: Sind die IO Zellen nur für Kommunikation zuständig?

A: Auch für Stromversorgung.

F: Was machen wir, wenn uns IO oder Core limitiert?

A: Wenn wir IO limitiert sind, dünnere IO Zellen nehmen, dann passen mehr nebeneinander. Aber verdrahten wird schwieriger.

F: Was, wenn unsere Chipgröße für unseren Core nicht ausreicht?

(Hier war der Begriff Filler-Zellen gefordert, zusammen mit Erhöhung der Die-Fläche. Ich hatte die Frage aber so verstanden, dass unsere Fläche ein harter Constraint ist und mir Zeug aus den Fingern gesaugt, wie wir unseren Core in der Fläche optimieren können, scheint sich am Ende aber nicht allzu negativ ausgewirkt zu haben)

F: Jetzt setzen wir mal unsere Standardzellen.

A: (Zellen gemalt, etwas auf Abstände und End-Caps eingegangen) So, und jetzt erstmal Trial-Route.

F: Routen wir jetzt wirklich?

A: Ah, erstmal Taktbaum. Meistens H-Baum, bzw ähnlich dazu (kurz gekritzelt).

F: Muss das ein idealer H-Baum sein?

A: Nein, kann auf unser Layout optimiert werden. Bisschen Clock-Skew ist verkraftbar.

F: Wieso ist das verkraftbar?

A: Wenn wir noch ausreichend Setup/Hold-Slack haben, müssen Signal und Takt nicht punktgenau zusammen ankommen.

F: (malt Seitenansicht von gefertigtem Transistor, Gate mit Spannung verbunden) Was ist hier das Problem?

A: Antenneneffekt, durch mechanische Bearbeitung beim Fertigen entstehen Spannungen, die nicht abfließen können. Wenn die ausreichend hoch sind schlagen die durch unser dünnes Gate und der Transistor ist kaputt. (die drei Lösungen aus den Vorlesungsfolien gemalt und erklärt)

===== DFT =====

F: Wieso müssen wir unseren Chip testen, wenn wir ihn von der Fab bekommen?

A: Weil die Fab nicht 100% genau arbeitet, von den Chips können manche fehlerhaft sein.

F: Wie kann man einen Chip mit Standardzellen testen?

A: FFs zu Scan-Chain zusammenschließen, aka ein großes Schieberegister. Zum Testen einmal Testvektoren laden, einen Takt zur Berechnung geben, Ergebnisse aus der Scan-Chain auslesen und mit Simulation vergleichen.

F: Was wäre noch eine Testmöglichkeit auf höherer Ebene?

A: JTAG, für das PCB.

Zeit um.